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V CC
V REG
V REGA
V SS
IIR
Offset
Over-Damped
SINC Filter
Low-Pass Filter
Compensation
Linear
Interpolation
Cancellation
Output
ARM_Y
ARM_Y
Y-Axis g-Cell
ΣΔ
Clock CRC
Generation
Offset
Monitor
Y-Axis Register
Array
Scaling
Y-Axis
SPI
Converter
Clock & bias
Generator
V REG
V REGA
V CC
CS
Voltage
Self
Test
Analog
Regulator
1 MHz
1 MHz
8 MHz
Oscillator
Clock Digital
Monitor Regulator Monitoring
OTP
Array
Memory
SPI
Mismatch
Verification
SPI
I/O
SCLK
MOSI
V REGA
Clock & bias
Generator
ΣΔ
V REG
MISO
Over-Damped
X-Axis g-Cell
Converter
X-Axis Register
Array
X-Axis
Clock CRC
Generation
Offset
SPI
SINC Filter
IIR
Low-Pass Filter
Compensation
Linear
Interpolation
Monitor
Offset
Cancellation
Output
Scaling
ARM_X
ARM_X
Figure 2. Internal Block Diagram
xxxxxxx
xxxxxxx
X: 0 g
Y: -1 g
X: +1 g
Y: 0 g
X: 0 g
Y: +1 g
X: -1 g
Y: 0 g
X: 0 g
Y: 0 g
X: 0 g
Y: 0 g
EARTH GROUND
Figure 3. Device Orientation Diagram
Data Code Legend:
A: Assembly Location
WL: Wafer Lot Number (g-cell Lot Number)
MMA65xx(K)W
AWLYWWZ
Y: Year
WW: Work Week
Z: Assembly Lot Number
Figure 4. Part Marking
MMA65xx
Sensor
Freescale Semiconductor, Inc.
3
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